cadence中文破解版是一款功能非常强大的EDA设计软件。cadence17.2版本采用了全新的特性，为了提高为了提高Cadence Allegro及OrCAD 17.0的仿真性能，暂时只支持64为操作系统。cadence还采用全新的数据储存方式，给用户全新的使用体验。
同时，由于Cadence 17采用了新的数据存储方式，这也使其不再兼容以往的版本，即其设计的文件不能降级，同时还带来了新的padstack创建方式，这些新的变化使得全球很多老用户觉得暂时还无法适应，但对于仿真规则驱动的PCB设计流程来说，用户体验提升还是很大的。
一、Cadence SPB 17.2-2016升级所带来的新功能介绍如下：
1、文件版本不可以降级
即Cadence 17.2-2016 可以打开16.x版本的设计文件，但是Cadence 17.2-2016保存的文件无法再降级到16.x版本下，因此建议务必做备份。
2、Cadence Download Manager
使用CadenceDownload Manager可以自动获取软件更新，并可以进行自动下载、安装；用户还可以通过该工具自定义更新计划；
3、Cadence OrCAD、Allegro 产品的相关程序的安装目录结构变更：
·Cadence OrCAD、Allegro 17.2-2016 的相关应用程序安装路径调整至安装路径中的/tools/bin下。因此环境变量PATH中将可不需定义 pcb/bin 及 fet/bin 的路径。而执行
·Cadence OrCAD、Allegro 17.2-2016 相关应用程序亦可不需设定 17.2-2016 的相关路径于环境变量中。
·Cadence SPB Switch Release 17.2-2016 版本切换工具已更新,其可辨别不同版本间的应用程序路径,用以自动更新应用程序与档案连结性关系。
·若您使用cmd控制台或批处理程序(batch file),请将您原批处理程序加入 17.2-2016 安装路径中的/tools/bin 文件夹路 径下的 allegro_cmd.bat。
·OrCAD Products 支援 TCL 8.6 64 位版本
4、开始菜单
安装好软件之后,在 Windows 的开始菜单里,Cadence 产品根据不同类别进行了调整,更方便管理和查找启动。老wu试了一下，貌似在win7分组功能可以，但是win10下分组无效，反而更糟糕。
二、OrCAD Capture 17.2-2016的新功能
1、设计差异比对
当两份电路图有所差异时,透过 Capture Compare Design 功能可以选择对电路图资料夹或是电路图图纸页面做差异比对,比对结果可查看电路图逻辑或是图形的差异。
在 Capture 命列选单中,选择 Tools >> Compare Designs 功能选单来进行电路图的差异比对。
2、高级零件标号编排功能（Advanced Annotation）
在Capture 中新增了高级零件标号编排的功能,在这个功能中,你可以针对不同电路图图纸页面设定不同的零件序号起始值,同时也可以针对同一页电路图图纸不同零件设定不同的起始序号。
3、新增个人工作环境设定
OrCAD Capture现在对使用者环境设定,有更加高级的设定界面,使用功能选单中的 Option >> Preference >> More Preference 进入设定界面。在新的 Extended Preferences Setup 中,可以针对以下环境做高级设定:
·命令窗口（Command Shell）
·设计及零件库(Design and Libraries)
·设计缓存(Design Cache)
·设计规则检查(DRC)
·OrCAD Capture CIS (CIS)
·网络群组(NetGroup)
·网表(NetList)
·电路图(Schematic)
4、范例设计浏览
在 Cadence 17.2-2016软件安装目录中,整合并提供了 150 个以上的范例档案让使用者可以快速了解及学习 OrCAD Capture、OrCAD Capture CIS 以及 OrCAD Capture–OrCAD PSpice 设计流程的设计。在 OrCAD Capture 17.2-2016 中,可以简单地透过 File – Open – Demo Design 的功能选单开启内建范例档案。
5、档案格式的输出与输入
OrCAD Capture 使用File –> Export –> Design XML 或 Library XML 指令以及File –> Import –> Design XML 或Library XML 指令,可以透过<程式安装目录中>\tools\capture\tclscripts\capdb\dsn.xd、olb.xd 程式将电路图、零件库输出为XML 格式,以及将XML 格式重新载入成为标准电路图、零件库。
6、Intel Schematic Export Format (ISCF)格式输出
OrCAD Capture 可以使用 File –> Export –> ISCF 介面针对电路图零件、管脚属性与接地信号输出 Intel Schematic Export Format (ISCF) 格式。此格式可以通过用户界面设定零件或零件管脚属性的输出,输出后这些设定将被存档于 Caputre.ini 档案中以便下次使用不需重新设定。
7、PDF输出
从OrCAD Capture 17.2-2016 版本后,若你的电脑有安装ghostscript 32 bit、ghostscript 64 bit、 Adobe Acrobat Distiller…等程序,可以使用File –> Export –> PDF 的功能命令将电路图直接导出为PDF文档。导出内容包含:
·OrCAD Capture 设计
·显示设计层级架构
·显示零件序号列表
·显示网络及与其连接的零件脚位
·可跳转至层级式方块内的设计
·点选元件可显示元件属性
·导览显示 off-page connector 的连结
8、OrCAD Capture 设计元件
此元件属性 PDF 文档支持与 OrCAD Capture PDF 文档的 cross-probing 功能。
9、新增 OrCAD PSpice 仿真模型于 Capture –> PSpice 设计流程
OrCAD Capture 对于 Capture -> PSpice 设计流程,新增 OrCAD PSpice 仿真模型,如下表。
10、其他项目的新增功能
针对电路图 Intersheet Reference 功能,增加对 X 轴向可偏移的设定,可设定负数值做偏移位置设定。
三、OrCAD Capture CIS 17.2-2016 新功能
1、水晶报表 (Crystal Report)
OrCAD Capture CIS 17.2-2016 版本预设针对 ODBC 连接数据库与水晶报表(Crystal Report)的连接方式改为使用 SQLite 连接到数据库中。
连接信息如下:
DRIVER=SQLite3 ODBC Driver;Database=”SQLite DB file Name”;LongNames = 0;Timeout = 1000; NoTXN = 0;SyncPragma=NORMAL;StepAPI=0;NoWCHAR=1;
四、OrCad PSpice 17.2-2016 新功能
1、PSpice DMI (Device Modeling Interface)Template Code 产生器
于 PSpice 17.2-2016 可使用 PSpice 模型编辑器(Model Editor)的 DMI (Device Modeling Interface)Template Code 产生器产出 PSpice 连接码(Adaptor code)。 PSpice 连接码启动 PSpice 仿真时使用 PSpice DMI DLL 文档。将模拟/数字的 C/C++及 SystemC 模型(Model)的模型码(Model Code)加入 PSpice 连接码中并使用 Microsoft Visual Studio Express 2013 建立 PSpice DMI DLL 库。当 Spice DMI DLL 库产生后,将其对应的 PSpice 模型(.lib)使用 PSpice 模型编辑器快速建立 OrCAD Capture 元件,便可运用此 PSpice 模型于 PSpice 设计仿真流程中。
PSpice DMI Template Code 产生器提供以下元件类型:
●模拟基础元件：
·通用零件(Generic device)
·电压控制电压源(Voltage-Controlled Voltage Source)
·相依电压源(Function-Dependent Voltage Source)
·电压控制电流源(Voltage-Controlled Current Source)
·相依电流源(Function-Dependent Current Source)
·两端点零件(Generic Two-Node Device)
·三端点零件(Generic Three-Node Device)
·数字 C/C++基础零件
·SystemC 基础零件
·Verilog-A 基础零件
2、新增行为仿真模型的延迟(Delay)功能
DelayT()及 DelayT1()功能简化传统上使用的延迟功能,例如,TLINE 及 Laplace 函数,其减少在收敛上的问题,并比传统功能信号(电压或电流)有更快的计算。
–DelayT() 功能的语法为 delayt(v(x),, ) 例:E2 out 0 value {delayt(V(x),5m, 10m)}
–DelayT1()功能的语法为 delayt1(v(x),) 例:E2 out 0 value {delayt1(V(x),5m)}
3、OPTIONS 指令的 Flag 选项新增 SKIPTOPO
当 Flag 选项设定 SKIP TOPO = 1 时,则 OrCAD Capture 将跳过拓扑检查(topology checks)。
例:.options SKIPTOPO = 1
支持使用负值于迟滞电压(Hysteresis voltage)及临界电压(threshold voltage)中
五、OrCAD PCB Designer 17.2-2016 新功能
1、全新 Padstack 编辑器界面
新的 Padstack Editor 界面,简化了设定各种不同 Padstack 的不必要的步骤,使用者只需要在 Start 页面选择要建立的种类与几何形状之后,就能在其他页面进行相关细节的设定。
2、动态铜支持分层定义
对于动态铜的 Pin/Via 连接及隔离设定,在新的版本中能够分层来做特别的定义。
3、以下的设置也支持分层设定：
Dyn_clearance_oversize_array
Dyn_clearance_type
Dyn_fixed_therm_width_array
Dyn_max_thermal_conns
Dyn_min_thermal_conns
Dyn_oversize_therm_width_array
Dyn_thermal_best_fit
Dyn_thermal_con_type
4、全新的层叠结构界面
重新设计的叠构编辑设定,充分运用表格式的方法来进行相关设定,其创意来自于 Constraint Manager 的格式,藉由一致性的表格来让使用者操作上更为易用。
新的界面整合了 Unused Pad Suppression 与 Embedded Component 设定还有支持了非电气层的部 ,如:Solder mask, Paste, Coverlay…等;另外对于 Material 的字符长度也扩展到 250 个字符。
5、支持软硬结合板的多重叠构设计
对应多重叠构的软硬结合板设计,可透过 Cross Section Editor 设定。
6、软硬板的区域范围管理
·新增实体区域来分别定义软板或硬板的区域范围。
·新增 Classes 及 Subclass 类型
·加入软硬结合板及表面处理的 Class。
7、新增 Design Outline 及CUTOUTS subclasses
对于 Board Geometry 新加入了Design Outline及CUTOUTS的subclass供日后更宽广的应用。
8、动态区域摆放
对于不同叠构层面的软硬结合板,在摆放零件时能够依照所属的区域将零件摆放到正确的层面上
9、新增动态网状铜
动态铜现在能直接铺设网状铜。
10、软件结合板的Inter Layer Checks
软硬结合板设计因分别拥有不同的mask 及表面涂层,并且对于软板部分还会有弯折的区域,所以要能够确实做到相对的检查以避免设计因生产组装时发生错误,就能透过Inter Layer Checks 设定相关检查条件。
·弯折区域对于 Pin, Via 的检查
·覆盖范围检查
·软硬结合板的生产资料
·Cross section chart支持多重叠构的表格
11、动态泪滴铺铜设置
动态补泪滴补铜现在可对各层面进行设定。
12、新增缺少的 Tapered trace 执行输出报告
新增的报表,可将缺少的渐变 Tapered trace 输出报表
13、多元的编辑指令模式
v16.6-2015时新增可快速对 Shape 编辑的操作模式,在v17.2延续良好的操作编辑特性,再加入了更多元的编辑指令。
14、全新的 Color Dialog
资料的呈现是很重要的一环,因此新的 Color dialog 将会让您以更快速更有效率的方式来操作使用。
15、新的视觉呈现
新的界面以标签页方式来呈现 Layers / Nets / Display / Favorites / Visibility Pane。
·能透过 Filter 快速筛选出想设定的元件出来。
·可以控制显示物件种类,以及在多重叠构下各叠构显示的层面设定
六、用户界面的更新
1、可自定义的工具栏
提供更能够个人化的自定义工具栏属性,现在能让更多指令变成一个图标。
2、状态栏的显示与隐藏设定
现在您可以设定 Status bar 上需要显示或隐藏的信息。
3、锐角检测
对于锐角的检查,使用者可以通过定义锐角角度来将以下四种情况进行确认。
·Line to Pad
·Line to Shape
·Shape Edge to Edge
·Line to Line
4、孔的间距检查
通过 Check holes within pads 的设定,无论 Hole 有无 Pad 皆会依 CM Spacing 内 Hole 的间距设定执行检查。
5、维持 Padstacks 定义
如果设计当中有对零件包装进行 Replace Padstack,那么在 Refresh Symbol 时能够选择是否要保留 现在设计中的 Padstack 名称而不被刷新。
6、效能提升
CPU 效能提升 10-20%。
Import logic 对于有很多 Pin 数的 Device(>2k pins)条件时,处理速度比以往都要快。
7、字符长度增加
Default internal 的名称长度由原本的 32 个字符现可增加到 255 个字符。
先安装第一项 License Manager（如图 2），一直 next 下去，出现 Install 对话框时点击 Install，license file location 时，单击 cancel，接下来 yes，然后 finish。界面如下：
2、接下来安装 cadence 的 Orcad and Allegro Products，即第二项，直到结束
上图（图 15）中选择的安装选项不同，后面的安装界面略有不同，请自行观察直接 next，接下来可能会提示下图（一般不会出现），若出现，直接确定即可。
在上述框内填上 5280@自己的计算机名称（Cadence 16.6 和 17.2 版本一般不需要去填写）。继续下一步操作 Next
这一步安装时间较长，耐心等待，直到安装完成，退出。 以下是软件的破解步骤
3 、按 ctrl+alt+delete 打开任务管理器，查看进程里是否有 cdsNameServer.exe 或cdsMsgServer.exe，一般都没有，如果有将其结束掉，没有就算了.(电脑开机没运行过 Cadence软件就不用执行这一步)。
4、把安装目录下的 X:\Cadence\SPB_17.2\tools\bin 目录下的 orsimsetup64.dll 剪切出来找个地方先放着不理（然后破解完毕再拷进原处，如果不用仿真，可以删之）。
5 、把破解文件夹 SPB 17.2_Crack 中 license manager 文件夹下的 pubkey_verify 、 pubkey_verify.exe 和 LicenseManagerPubkey.bat 放到你的安装目录 Cadence\LicenseManager目录下并以管理员身份运行 LicenseManagerPubkey.bat，运行时间约为 1s 即是正常，能看到界面程序的运行，若是闪烁一下，看不到界面程序运行，估计是破解文件的问题。
6 、把破解文件夹 SPB 17.2_Crack 里 tools 下的 pubkey_verify 、 pubkey_verify.exe 和 ToolsPubkey.bat 放到你的安装目录 X:\Cadence\SPB_17.2\tools 目录下，并以管理员身份运行ToolsPubkey.bat，下图是正常的，若一闪而过是有问题的。
（注意看一下 DOS 窗口会不会一闪而过，如果运行差不多两三分钟就说明没啥问题，这个比 16.6 运行慢）。
7、 破解包 SPB 17.2_Crack 下的 LicGen 文件夹里， 用记事本打开 src.lic，将第一行的 SERVER this_host （或是 PC_PC）ID=07071982 5280 中的 this_host（或是 PC_PC）改为你计算机的名字。
运行该文件夹中 LicGen.bat，之后将会产生一个 license.lic（如果在运行 LicGen.bat 之前， LicGen 文件夹中已经有 license.lic 文件，请先将其删除，然后再运行 LicGen.bat 文件，使之生成新的 license.lic 文件。
8、找到你的 LicenseManager 安装目录，运行 LicenseServerConfiguration.exe（图 22 中1），弹出的对话框（图 23）中点 browes...指向第 7 步用 LicGen.bat 生成那个新的 license.lic， 打开它(open)再点下一步(next), 把 host name（图 24，一般这里不需要填写，默认的已经有了）改为你计算机的完整计算机名称（在我的电脑上点右键，然后点属性——计算机名就看到了），之后点 next，按界面提示直到完成。
点击 Next,会在你的 LicenseManager 安装目录生成一个 license.dat 文件，
出现这个界面，先不忙点击 Next，把生成的 license.dat 文件修改一下。
修改好后保存。然后点击 图 25 中的 Next
若是下图就表明破解失败，重复第 8 步，直到出现 图 28 成功的界面为止。若是一直不成功，请考虑破解文件是否有问题，或是电脑系统的问题
9、在 X:\Cadence\License Manager 下以管理员身份运行 LicenseClientConfiguration.exe，（图 22 中的 2），在弹出的界面点击确定（图 30），然后在 图 31 中，这一步不用填什么内容直接点 next，最后点 finish 。
10、在你的 License Manager 安装目录 X:\Cadence\License Manager 下以管理员身份运行 lmtools.exe （图 22 中的 3），在弹出的窗口里找到 Config Services 项，在 Path to the license file 项的那一行里，点 Browes 指向 C:\cadence\License Manager\license.dat（如果看不见license.dat，请在类型中下拉选择 dat 类型）。
打开它 (open)再点 Save Service, 然后启动一下服务就，即：切换到
“Start/Stop/Reread”项，先点击“Stop Server”按钮，再点击“Start Server”，可以多次反复此操作，直到提示 license 服务启动成功，到此，破解完成。说明：关于 Start/Stop/Reread”项，若是提示失败，也可以不理会，软件依然可用。
可以尝试第 10 步不做，软件也能正常使用。
11、如果以上步骤都完成了，打开软件提示找不到证书，请打开环境变量，用户变量中CDS_LIC_FILE 变量值是否为 5280@(你的主机名)，如果没 CDS_LIC_FILE 变量名，请添加一个变量。变量名为 CDS_LIC_FILE 变量值为 5280@(你的主机名)，如果 CDS_LIC_FILE 变量值含有两个或是多个 5280@xxx，请只保留一个 5280@(你的主机名)。
12、别忘了把刚才剪切到别处去的orsimsetup64.dll粘贴回你的安装路径X:\Cadence\SPB_17.2\tools\bin目录下。
到此，破解完成。不必重启电脑就可运行程序了
备注：由于 17.2 的安装方法和16.6 的安装方法差不多一样，部分截图借用16.6的破解方法
1、修改Pin脚网络
set up --user preference Editor
Logic--net logic
Option处选择网络，然后find处选择Pins，之后点击要修改网络的Pin即可将原来的网络修改为所选择的网络。
2、在使用测量工具的时候，在Find处选择对象就一定会吸附到该对象中心，否则就可以选择任意位置。
3、交换两个器件的位置
Place--Swap--Components
4、走线的模式
在走线状态下，option状态栏下的bubble选项：
off--走线的时候基本使用这种模式。
hug only 推挤走线的时候只是hug不会移动走线。
shove preferred推挤走线的时候会移动已经走好的线和过孔，不推荐这种模式。
5、改变飞线布线模式
有jogged和straight模式。
Jogged：当飞仙呈水平或者垂直时自动显示有拐角的线段。
Straight：最短的直线段。
（因为之前用的AD所以一直习惯直线段的飞线模式，但是后来习惯之后还是觉得jogged的模式更合理。）
6、内电层敷铜
叠层设置好之后，该层是没有铜皮的，需要自己敷。（AD是设置完叠层就有了）
先画一块在route keepin层的铜皮，这相当于设置了可以布线的区域，之后画的铜皮都会在这个框里面，当然走线也不能超出这个框。
具体流程：
a、只打开board outline层
b、shape --compose shape，options和find处设置如下图设置完之后直接画一个大于outline层的框即可。
Find处只需要选择line，不需要选择其他。
有时候你框选了但是route keepin的shape没有出来。是因为你的outline处于fix状态，解锁之后就可以了。
c、选择外框，右键选择expand/contract，需要缩进20mil。
d、之后设置层数和网络直接铺一整块铜皮即可。铜皮基本选择dynamic模式。
7、绕T型等长
A、打开CM进行如下设置
选择F1_DQS，右键creat-pin pair，则出现右边的选项框。First pin可以理解为源端，second可以理解为负载端，在T形网络中， 一个源端最多可以对应四个负载端，等长即从源端到每个负载端的长度一样。
设置好pin pair之后按ok会出现这个警告，意思是设置完pin pair之后必须马上设置规则，否则过一段时间，设置的pin pair会消失，得重新设置。
B、将F0的DQS、DQSN、DQ0~7、RE、REN选择好pin pair之后，就可以设置match group。
需要将每个pin pair选中之后再右键creat-match group。如下图。（不要直接点网络创建match group，一定要点pin pair）
C、match group设置好之后，设置等长基准，这边以DQS为基准（选择其中一个即可），右键set as target。然后在其他单元格设置允许误差的范围。然后后面红色的数据表示超出范围，绿色的数据表示在范围内。
打开检查模式。Setup--constraint--modes
这个一定要打开，不然规则里面relative delay出不来，即如下图所示3列是没法显示的。
D、之后就手动绕等长。
1)
这个是走蛇形线。Options如下设置。（差分最好走5W线宽）
2)状态条没有显示了（摘录自网上）
F 、T型第一根引出的线可以走的比较长，但是延展到其他四个端点的线最好能走直线不要绕。虽然延伸出去的线是高阻状态， 但是它会有反射，先越长反射越大，所以尽量走短线。。
net schedule，点击这个，点击想要查看的网络，可以查看从s端到d端的飞线。
顺序是先让T区两端的线保持一样长，总长误差5mil以内的，比如DQS和DQSN这两根线，两端线的误差就要在1mil以内。总长误差在100mil以内的，两端线的误差可以适当长一点。
可以点击
，然后选择想要查看的对象，查看线长信息。
绕的之后掌握的技巧：
先看一下这一个match group里面的线差距怎么样，然后找一个适当的长度，将基准线调成这个长度，然后先将误差比较小的线完成，之后绕误差相对可以大一点的。（一开始先调了基准线导致后面有些线无法缩小，之后得将所有线整体饶长）
G、饶等长比较方便的命令。
Route--timing vision
这个功能直接让比基准长的一种颜色，比基准短的一种颜色，绕好的显示一种颜色，直接绕就好了，不用去看规则管理器。
Route--auto-interactive delay tune
选择命令，然后框选想要等长的线就好了。
H、最近画好的板子在仿真的时候知道，等长不是根据基准DQS绕的，是需要组内所有长度误差都在30ps以内，所以一开始可以根据上述步骤调试，之后再根据仿真结果调试。30ps约等于200mil（经验值），以这个值调整出来的不会差很多。
8、关于规则的有关设置
set up--Constraints--modes
这几个参数都需要设置，具体看公司要求。
sapcing mode都需要打开，假如有些可以忽略的再waive掉。
相同网络的靠太近也会报错，这个也需要都打开。
9、导出设置
1）导出选项
?File→Export→Sub-Drawing
在Find 窗口中选择需要导出的选项，可以是option里面的任何东西，比如Line/shape/cline。
2）在命令窗口输入x 0 0? （导出文件的参考基准坐标，Compelet完直接按X就可以不用去选下面的窗口，如果X被快捷键占用则使用pick）
输完坐标后，按回车，弹出保存CLP文件的窗口，将CLP文件命名保存。
3）导入选项
将CLP文件放到需要导入的文件的当前目录下
File→import→Sub-drawing选中需要导入的CLP文件
输入基准坐标（想导入到哪个坐标，就输入什么坐标，基本为??? x 0 0）
回车完成导入。
PS：要在两个PCB中相互导入Line/shape/cline需要两个文件的叠层层数和各层的名字一致，一般的操作，会将导出的文件的叠层改成和要导入的文件一致，如果要导入via，还需要在要导入的PCB的中也有这个via的路径
10、铜皮不能自动更新
铜皮属性是dynamic copper，但是修改的过程中他不会自动更新。可以选择shape--global dynamic shape parameters（这边改动之后所有铜皮都会修改为相应的设置）
将dynamic fill设置为smooth即可。
11、修改Shape属性的outline
首先关闭其他东西，直留一个outline。
然后shape--decompose shape，在option那边选择board geometry --outline。
最后框选住整个outline就会变成board geometry属性的outline了。
12、铜皮显示修改
调高之后就可以正常显示，上图我总觉得和静态铜皮一样。
13、画弧形线
Route--unsupported prototypes--auto-interactive convert corner
然后点击需要变弧形的线就可以变成一条弧形线。
14、工程性问题
PCB完成后需要检查一下NPTH（非金属化孔）是不是有金属连接，有金属连接都需要改成PTH（金属化孔）。另外，NPTH也需要加上solder mask，假如不加板厂默认是塞孔。
在建通孔pad或者Via时也把公差加上，都按+/-4mil就可以了，安装孔和插接孔，只能大不能少，避免因为公差原因无法安装。（在出NC drill那边修改）
调整字符时需要打开对应层的Solder mask和焊盘，宁愿删除也不要压到Solder mask上，所有的封装制作时都需要对应的Assembly层丝印，以免删除Silkscreen后没有备用。
15、snap pick to
这是一个很好用的操作，先选择一个命令，比如移动或者复制，然后鼠标移动到想到操作的目标附近，右键选择snap pick to。? （segment vertext为线段顶端，比较常用）之后目标会吸附在光标上，将目标移动到相应位置，再右键选择snap pick to，至此操作完成。
在shape edit boundary时也很有用，因为假如铜皮的端点不在格点上的话是选中不了的，这个时候就可以选择snap pick to--segment vertsxt，这样就可以很容易的选中铜皮的端点。
16、更换via的网络
需要使用EDA365 skill
3、route tools--change via’s net
出现以下对话框，点击pick
然后点击相应网络，done。
再选择select，点击相应过孔，done
17、Waive DRC
Waive DRC之后还会显示是因为waive掉的DRC是在show的状态下。
选择display--waive DRCs--blank即可关闭。当然选择show可以开启，在最后检查的时候可以选择show再检查一遍waive掉的DRC是否没有影响。
18、铜皮过BGA
敷铜过bga的时候会遇到以下问题
这样的铜皮比较参考性就不是很好了。可以设置以下参数，shape select--选中铜皮右键--parameters即可出现以下对话框。
将红圈标注位置设置为3.5即可变成下图所示
这样铜皮就相对比较完整。
需要说明一下这边的参数是在规则管理器设置的参数上面再额外加的。
比如假如在规则里面设置shape to via的间距为4mil，然后又在parameters 这边设置via的间距为4mil，那么实际上shape to via的间距会变为8mil。
19、update to smooth
有的时候不能update to smooth，因为只有一个外框但是没有填充的shape是删除不了的。这个时候可以关闭所有图层然后打开bound。
点击out of data shape前面那个小框，会出现对应没删除铜皮的坐标，点击坐标即可跳转到相应的铜皮，删除即可。
20、复用布局和走线
选择placement edit模式
选择除group之外其他的选项，框选需要复用的布局，右键（需要选中元器件右键）place replicate create，在空白处右键done，会自动跳出需要保存的文件，命名后保存即可。
然后选择还未布局的元器件（划重点！必须是一模一样，有一点不一样都会导致复用布局出错），右键（需要选中元器件右键，其他位置右键不会出来相应选项）place replicate apply，选择刚才保存的文件即可。
复用一遍之后有改动需要再次复用时，需要先在placement edit 模式下选择group，然后右键disband group。然后再按之前的步骤即可复用。
这个技巧操作过程中可能会出挺多错，有时候也会有元器件对不上的情况，但是你多试几遍熟悉了之后就会觉得挺方便的。
21、调整差分线
调整差分线的时候，即用连线命令在差分线拐角位置开始走线，外围的那根线会有走不出来的情况。这是因为拐角外围的那个点内围没有与他平行的点，但是内围的线在外围有对应的平行点，所以内围那根线可以走出线。
22、移动命令的option选项
Ripup etch（rip up:撕毁、取消）：移动元器件的时候会有飞线，并且移动之后，元器件上面原本的走线会消失。
Slide etch(slide:滑动)：移动元器件的时候没有飞线，移动的时候，元器件上面的走线会一直相连，并且走线是以45°的形式变化。
Stretch ecth(stretch:延展)：移动元器件的时候没有飞线，移动的时候，元器件上面的走线会一直相连，但是走线是以无角度约束的变化。
假如上面三个都不选的话，移动的时候会有飞线，而且线不会有变动。
rotaion那边有三个选项，分别是type，angle和point。
type里面有两个选项，absolute是绝对的意思只能旋转一次，incremental是持续的意思能够不停的旋转。
angle是角度，但是设置45°的时候，只能是右键旋转才能使用，貌似用快捷键只能旋转90°(因为快捷键设置的时候是旋转90°）。
point那边是在旋转的时候以什么为基点，想要选中的所有元器件一起旋转并且不改变布局，是用user pick。
在此说明以下技能均是EDA365网站所学习到的。
23、静态铜实心显示（但还是网格显示看着舒服，并且与动态铜有一个区分）
24、铜皮设置
假如设置in-line的话，隔得近的孔之间的铜皮会没掉，比如下图这样：
25、静态铜的手动避让
选择一个画manual void的方式，就可以画一个框将需要避开的过控或者焊盘避让开。
因为动态铜避让之后内部会很不平整，所以用这个方法还是很不错的。
26、修改铜皮拐角为圆弧
关于16.6版本是稍微有些修改
是选择nanlog/rf
但是我执行之后只能变成这样
27、allegro保存时，如果名字相同，不会提示覆盖文件
28、调整线间距
布线过程中可以控制，框选中一组线后，用右键菜单中的route spacing功能设置好间距就可以均匀布线了。
29、allegro导入dxf（这个是自己总结的）
File—import—dxf
假如没有勾选incremental addition，dxf导进去之后之前的内容都会消失。然后点击edit/view layers
按照上述步骤，创建一个新的subclass，创建好之后map一下，点击ok，返回之前的对话框，就完成了dxf的导入。
之后可以在color dialog打开看一下导入的是否正确。
之后还需要将dxf中的外框部分转化为outline
之后就是将outline选中，因为线是一段一段的，所以需要单击点过去将它们连起来。如图中蓝色部分。
【软件介绍】
Cadence设计系统公司于日前发布了其新的诚意大作Cadence SPB OrCAD Allegro 17.2-2016，该版本其为我们带来了一些全新易用特性。但是为了提高Cadence Allegro及OrCAD 17.0的仿真性能，Cadence 17.0将只支持64位版本的操作系统，以充分利用最新硬件的存储及IO性能。同时，由于Cadence 17采用了新的数据存储方式，这也使其不再兼容以往的版本，即其设计的文件不能降级，同时还带来了新的padstack创建方式，这些新的变化使得全球很多老用户觉得暂时还无法适应，但对于仿真规则驱动的PCB设计流程来说，用户体验提升还是很大的。
【新增功能】
Cadence 17.0新功能：一、Cadence SPB 17.2-2016升级所带来的新功能介绍如下：
1、文件版本不可以降级
即Cadence 17.2-2016 可以打开16.x版本的设计文件，但是Cadence 17.2-2016保存的文件无法再降级到16.x版本下，因此建议务必做备份。
2、Cadence Download Manager
使用CadenceDownload Manager可以自动获取软件更新，并可以进行自动下载、安装；用户还可以通过该工具自定义更新计划；
3、Cadence OrCAD、Allegro 产品的相关程序的安装目录结构变更：
·Cadence OrCAD、Allegro 17.2-2016 的相关应用程序安装路径调整至安装路径中的/tools/bin下。因此环境变量PATH中将可不需定义 pcb/bin 及 fet/bin 的路径。而执行
·Cadence OrCAD、Allegro 17.2-2016 相关应用程序亦可不需设定 17.2-2016 的相关路径于环境变量中。
·Cadence SPB Switch Release 17.2-2016 版本切换工具已更新,其可辨别不同版本间的应用程序路径,用以自动更新应用程序与档案连结性关系。
·若您使用cmd控制台或批处理程序(batch file),请将您原批处理程序加入 17.2-2016 安装路径中的/tools/bin 文件夹路 径下的 allegro_cmd.bat。
·OrCAD Products 支援 TCL 8.6 64 位版本
4、开始菜单
安装好软件之后,在 Windows 的开始菜单里,Cadence 产品根据不同类别进行了调整,更方便管理和查找启动。老wu试了一下，貌似在win7分组功能可以，但是win10下分组无效，反而更糟糕。
二、OrCAD Capture 17.2-2016的新功能
1、设计差异比对
当两份电路图有所差异时,透过 Capture Compare Design 功能可以选择对电路图资料夹或是电路图图纸页面做差异比对,比对结果可查看电路图逻辑或是图形的差异。
在 Capture 命列选单中,选择 Tools >> Compare Designs 功能选单来进行电路图的差异比对。
2、高级零件标号编排功能（Advanced Annotation）
在Capture 中新增了高级零件标号编排的功能,在这个功能中,你可以针对不同电路图图纸页面设定不同的零件序号起始值,同时也可以针对同一页电路图图纸不同零件设定不同的起始序号。
3、新增个人工作环境设定
OrCAD Capture现在对使用者环境设定,有更加高级的设定界面,使用功能选单中的 Option >> Preference >> More Preference 进入设定界面。在新的 Extended Preferences Setup 中,可以针对以下环境做高级设定:
·命令窗口（Command Shell）
·设计及零件库(Design and Libraries)
·设计缓存(Design Cache)
·设计规则检查(DRC)
·OrCAD Capture CIS (CIS)
·网络群组(NetGroup)
·网表(NetList)
·电路图(Schematic)
4、范例设计浏览
在 Cadence 17.2-2016软件安装目录中,整合并提供了 150 个以上的范例档案让使用者可以快速了解及学习 OrCAD Capture、OrCAD Capture CIS 以及 OrCAD Capture–OrCAD PSpice 设计流程的设计。在 OrCAD Capture 17.2-2016 中,可以简单地透过 File – Open – Demo Design 的功能选单开启内建范例档案。
5、档案格式的输出与输入
OrCAD Capture 使用File –> Export –> Design XML 或 Library XML 指令以及File –> Import –> Design XML 或Library XML 指令,可以透过<程式安装目录中>\tools\capture\tclscripts\capdb\dsn.xd、olb.xd 程式将电路图、零件库输出为XML 格式,以及将XML 格式重新载入成为标准电路图、零件库。
6、Intel Schematic Export Format (ISCF)格式输出
OrCAD Capture 可以使用 File –> Export –> ISCF 介面针对电路图零件、管脚属性与接地信号输出 Intel Schematic Export Format (ISCF) 格式。此格式可以通过用户界面设定零件或零件管脚属性的输出,输出后这些设定将被存档于 Caputre.ini 档案中以便下次使用不需重新设定。
7、PDF输出
从OrCAD Capture 17.2-2016 版本后,若你的电脑有安装ghostscript 32 bit、ghostscript 64 bit、 Adobe Acrobat Distiller…等程序,可以使用File –> Export –> PDF 的功能命令将电路图直接导出为PDF文档。导出内容包含:
·OrCAD Capture 设计
·显示设计层级架构
·显示零件序号列表
·显示网络及与其连接的零件脚位
·可跳转至层级式方块内的设计
·点选元件可显示元件属性
·导览显示 off-page connector 的连结
8、OrCAD Capture 设计元件
此元件属性 PDF 文档支持与 OrCAD Capture PDF 文档的 cross-probing 功能。
9、新增 OrCAD PSpice 仿真模型于 Capture –> PSpice 设计流程
OrCAD Capture 对于 Capture -> PSpice 设计流程,新增 OrCAD PSpice 仿真模型,如下表。
10、其他项目的新增功能
针对电路图 Intersheet Reference 功能,增加对 X 轴向可偏移的设定,可设定负数值做偏移位置设定。
三、OrCAD Capture CIS 17.2-2016 新功能
1、水晶报表 (Crystal Report)
OrCAD Capture CIS 17.2-2016 版本预设针对 ODBC 连接数据库与水晶报表(Crystal Report)的连接方式改为使用 SQLite 连接到数据库中。
连接信息如下:
DRIVER=SQLite3 ODBC Driver;Database=”SQLite DB file Name”;LongNames = 0;Timeout = 1000; NoTXN = 0;SyncPragma=NORMAL;StepAPI=0;NoWCHAR=1;
四、OrCad PSpice 17.2-2016 新功能
1、PSpice DMI (Device Modeling Interface)Template Code 产生器
于 PSpice 17.2-2016 可使用 PSpice 模型编辑器(Model Editor)的 DMI (Device Modeling Interface)Template Code 产生器产出 PSpice 连接码(Adaptor code)。 PSpice 连接码启动 PSpice 仿真时使用 PSpice DMI DLL 文档。将模拟/数字的 C/C++及 SystemC 模型(Model)的模型码(Model Code)加入 PSpice 连接码中并使用 Microsoft Visual Studio Express 2013 建立 PSpice DMI DLL 库。当 Spice DMI DLL 库产生后,将其对应的 PSpice 模型(.lib)使用 PSpice 模型编辑器快速建立 OrCAD Capture 元件,便可运用此 PSpice 模型于 PSpice 设计仿真流程中。
PSpice DMI Template Code 产生器提供以下元件类型:
●模拟基础元件：
·通用零件(Generic device)
·电压控制电压源(Voltage-Controlled Voltage Source)
·相依电压源(Function-Dependent Voltage Source)
·电压控制电流源(Voltage-Controlled Current Source)
·相依电流源(Function-Dependent Current Source)
·两端点零件(Generic Two-Node Device)
·三端点零件(Generic Three-Node Device)
·数字 C/C++基础零件
·SystemC 基础零件
·Verilog-A 基础零件
2、新增行为仿真模型的延迟(Delay)功能
DelayT()及 DelayT1()功能简化传统上使用的延迟功能,例如,TLINE 及 Laplace 函数,其减少在收敛上的问题,并比传统功能信号(电压或电流)有更快的计算。
–DelayT() 功能的语法为 delayt(v(x),, ) 例:E2 out 0 value {delayt(V(x),5m, 10m)}
–DelayT1()功能的语法为 delayt1(v(x),) 例:E2 out 0 value {delayt1(V(x),5m)}
3、OPTIONS 指令的 Flag 选项新增 SKIPTOPO
当 Flag 选项设定 SKIP TOPO = 1 时,则 OrCAD Capture 将跳过拓扑检查(topology checks)。
例:.options SKIPTOPO = 1
支持使用负值于迟滞电压(Hysteresis voltage)及临界电压(threshold voltage)中
五、OrCAD PCB Designer 17.2-2016 新功能
1、全新 Padstack 编辑器界面
新的 Padstack Editor 界面,简化了设定各种不同 Padstack 的不必要的步骤,使用者只需要在 Start 页面选择要建立的种类与几何形状之后,就能在其他页面进行相关细节的设定。
2、动态铜支持分层定义
对于动态铜的 Pin/Via 连接及隔离设定,在新的版本中能够分层来做特别的定义。
3、以下的设置也支持分层设定：
Dyn_clearance_oversize_array
Dyn_clearance_type
Dyn_fixed_therm_width_array
Dyn_max_thermal_conns
Dyn_min_thermal_conns
Dyn_oversize_therm_width_array
Dyn_thermal_best_fit
Dyn_thermal_con_type
4、全新的层叠结构界面
重新设计的叠构编辑设定,充分运用表格式的方法来进行相关设定,其创意来自于 Constraint Manager 的格式,藉由一致性的表格来让使用者操作上更为易用。
新的界面整合了 Unused Pad Suppression 与 Embedded Component 设定还有支持了非电气层的部 ,如:Solder mask, Paste, Coverlay…等;另外对于 Material 的字符长度也扩展到 250 个字符。
5、支持软硬结合板的多重叠构设计
对应多重叠构的软硬结合板设计,可透过 Cross Section Editor 设定。
6、软硬板的区域范围管理
·新增实体区域来分别定义软板或硬板的区域范围。
·新增 Classes 及 Subclass 类型
·加入软硬结合板及表面处理的 Class。
7、新增 Design Outline 及CUTOUTS subclasses
对于 Board Geometry 新加入了Design Outline及CUTOUTS的subclass供日后更宽广的应用。
8、动态区域摆放
对于不同叠构层面的软硬结合板,在摆放零件时能够依照所属的区域将零件摆放到正确的层面上
9、新增动态网状铜
动态铜现在能直接铺设网状铜。
10、软件结合板的Inter Layer Checks
软硬结合板设计因分别拥有不同的mask 及表面涂层,并且对于软板部分还会有弯折的区域,所以要能够确实做到相对的检查以避免设计因生产组装时发生错误,就能透过Inter Layer Checks 设定相关检查条件。
·弯折区域对于 Pin, Via 的检查
·覆盖范围检查
·软硬结合板的生产资料
·Cross section chart支持多重叠构的表格
11、动态泪滴铺铜设置
动态补泪滴补铜现在可对各层面进行设定。
12、新增缺少的 Tapered trace 执行输出报告
新增的报表,可将缺少的渐变 Tapered trace 输出报表
13、多元的编辑指令模式
v16.6-2015时新增可快速对 Shape 编辑的操作模式,在v17.2延续良好的操作编辑特性,再加入了更多元的编辑指令。
14、全新的 Color Dialog
资料的呈现是很重要的一环,因此新的 Color dialog 将会让您以更快速更有效率的方式来操作使用。
15、新的视觉呈现
新的界面以标签页方式来呈现 Layers / Nets / Display / Favorites / Visibility Pane。
·能透过 Filter 快速筛选出想设定的元件出来。
·可以控制显示物件种类,以及在多重叠构下各叠构显示的层面设定
六、用户界面的更新
1、可自定义的工具栏
提供更能够个人化的自定义工具栏属性,现在能让更多指令变成一个图标。
2、状态栏的显示与隐藏设定
现在您可以设定 Status bar 上需要显示或隐藏的信息。
3、锐角检测
对于锐角的检查,使用者可以通过定义锐角角度来将以下四种情况进行确认。
·Line to Pad
·Line to Shape
·Shape Edge to Edge
·Line to Line
4、孔的间距检查
通过 Check holes within pads 的设定,无论 Hole 有无 Pad 皆会依 CM Spacing 内 Hole 的间距设定执行检查。
5、维持 Padstacks 定义
如果设计当中有对零件包装进行 Replace Padstack,那么在 Refresh Symbol 时能够选择是否要保留 现在设计中的 Padstack 名称而不被刷新。
6、效能提升
CPU 效能提升 10-20%。
Import logic 对于有很多 Pin 数的 Device(>2k pins)条件时,处理速度比以往都要快。
7、字符长度增加
Default internal 的名称长度由原本的 32 个字符现可增加到 255 个字符。
【安装破解教程】
1、首先在本网站下载 Cadence Allegro SPB 17. 2 安装包，下载之后运行其中的 setup.exe，先安装第一项 License Manager（如图 2），一直 next 下去，出现 Install 对话框时点击 Install，license file location 时，单击 cancel，接下来 yes，然后 finish。界面如下：
2、接下来安装 cadence 的 Orcad and Allegro Products，即第二项，直到结束
上图（图 15）中选择的安装选项不同，后面的安装界面略有不同，请自行观察直接 next，接下来可能会提示下图（一般不会出现），若出现，直接确定即可。
在上述框内填上 5280@自己的计算机名称（Cadence 16.6 和 17.2 版本一般不需要去填写）。继续下一步操作 Next
这一步安装时间较长，耐心等待，直到安装完成，退出。 以下是软件的破解步骤
3 、按 ctrl+alt+delete 打开任务管理器，查看进程里是否有 cdsNameServer.exe 或cdsMsgServer.exe，一般都没有，如果有将其结束掉，没有就算了.(电脑开机没运行过 Cadence软件就不用执行这一步)。
4、把安装目录下的 X:\Cadence\SPB_17.2\tools\bin 目录下的 orsimsetup64.dll 剪切出来找个地方先放着不理（然后破解完毕再拷进原处，如果不用仿真，可以删之）。
5 、把破解文件夹 SPB 17.2_Crack 中 license manager 文件夹下的 pubkey_verify 、 pubkey_verify.exe 和 LicenseManagerPubkey.bat 放到你的安装目录 Cadence\LicenseManager目录下并以管理员身份运行 LicenseManagerPubkey.bat，运行时间约为 1s 即是正常，能看到界面程序的运行，若是闪烁一下，看不到界面程序运行，估计是破解文件的问题。
6 、把破解文件夹 SPB 17.2_Crack 里 tools 下的 pubkey_verify 、 pubkey_verify.exe 和 ToolsPubkey.bat 放到你的安装目录 X:\Cadence\SPB_17.2\tools 目录下，并以管理员身份运行ToolsPubkey.bat，下图是正常的，若一闪而过是有问题的。
（注意看一下 DOS 窗口会不会一闪而过，如果运行差不多两三分钟就说明没啥问题，这个比 16.6 运行慢）。
7、 破解包 SPB 17.2_Crack 下的 LicGen 文件夹里， 用记事本打开 src.lic，将第一行的 SERVER this_host （或是 PC_PC）ID=07071982 5280 中的 this_host（或是 PC_PC）改为你计算机的名字。
运行该文件夹中 LicGen.bat，之后将会产生一个 license.lic（如果在运行 LicGen.bat 之前， LicGen 文件夹中已经有 license.lic 文件，请先将其删除，然后再运行 LicGen.bat 文件，使之生成新的 license.lic 文件。
8、找到你的 LicenseManager 安装目录，运行 LicenseServerConfiguration.exe（图 22 中1），弹出的对话框（图 23）中点 browes...指向第 7 步用 LicGen.bat 生成那个新的 license.lic， 打开它(open)再点下一步(next), 把 host name（图 24，一般这里不需要填写，默认的已经有了）改为你计算机的完整计算机名称（在我的电脑上点右键，然后点属性——计算机名就看到了），之后点 next，按界面提示直到完成。
点击 Next,会在你的 LicenseManager 安装目录生成一个 license.dat 文件，
出现这个界面，先不忙点击 Next，把生成的 license.dat 文件修改一下。
修改好后保存。然后点击 图 25 中的 Next
若是下图就表明破解失败，重复第 8 步，直到出现 图 28 成功的界面为止。若是一直不成功，请考虑破解文件是否有问题，或是电脑系统的问题
9、在 X:\Cadence\License Manager 下以管理员身份运行 LicenseClientConfiguration.exe，（图 22 中的 2），在弹出的界面点击确定（图 30），然后在 图 31 中，这一步不用填什么内容直接点 next，最后点 finish 。
10、在你的 License Manager 安装目录 X:\Cadence\License Manager 下以管理员身份运行 lmtools.exe （图 22 中的 3），在弹出的窗口里找到 Config Services 项，在 Path to the license file 项的那一行里，点 Browes 指向 C:\cadence\License Manager\license.dat（如果看不见license.dat，请在类型中下拉选择 dat 类型）。
打开它 (open)再点 Save Service, 然后启动一下服务就，即：切换到
“Start/Stop/Reread”项，先点击“Stop Server”按钮，再点击“Start Server”，可以多次反复此操作，直到提示 license 服务启动成功，到此，破解完成。说明：关于 Start/Stop/Reread”项，若是提示失败，也可以不理会，软件依然可用。
可以尝试第 10 步不做，软件也能正常使用。
11、如果以上步骤都完成了，打开软件提示找不到证书，请打开环境变量，用户变量中CDS_LIC_FILE 变量值是否为 5280@(你的主机名)，如果没 CDS_LIC_FILE 变量名，请添加一个变量。变量名为 CDS_LIC_FILE 变量值为 5280@(你的主机名)，如果 CDS_LIC_FILE 变量值含有两个或是多个 5280@xxx，请只保留一个 5280@(你的主机名)。
12、别忘了把刚才剪切到别处去的orsimsetup64.dll粘贴回你的安装路径X:\Cadence\SPB_17.2\tools\bin目录下。
到此，破解完成。不必重启电脑就可运行程序了
备注：由于 17.2 的安装方法和16.6 的安装方法差不多一样，部分截图借用16.6的破解方法
【使用教程】
Cadence基本操作技巧1、修改Pin脚网络
set up --user preference Editor
Logic--net logic
Option处选择网络，然后find处选择Pins，之后点击要修改网络的Pin即可将原来的网络修改为所选择的网络。
2、在使用测量工具的时候，在Find处选择对象就一定会吸附到该对象中心，否则就可以选择任意位置。
3、交换两个器件的位置
Place--Swap--Components
4、走线的模式
在走线状态下，option状态栏下的bubble选项：
off--走线的时候基本使用这种模式。
hug only 推挤走线的时候只是hug不会移动走线。
shove preferred推挤走线的时候会移动已经走好的线和过孔，不推荐这种模式。
5、改变飞线布线模式
有jogged和straight模式。
Jogged：当飞仙呈水平或者垂直时自动显示有拐角的线段。
Straight：最短的直线段。
（因为之前用的AD所以一直习惯直线段的飞线模式，但是后来习惯之后还是觉得jogged的模式更合理。）
6、内电层敷铜
叠层设置好之后，该层是没有铜皮的，需要自己敷。（AD是设置完叠层就有了）
先画一块在route keepin层的铜皮，这相当于设置了可以布线的区域，之后画的铜皮都会在这个框里面，当然走线也不能超出这个框。
具体流程：
a、只打开board outline层
b、shape --compose shape，options和find处设置如下图设置完之后直接画一个大于outline层的框即可。
Find处只需要选择line，不需要选择其他。
有时候你框选了但是route keepin的shape没有出来。是因为你的outline处于fix状态，解锁之后就可以了。
c、选择外框，右键选择expand/contract，需要缩进20mil。
d、之后设置层数和网络直接铺一整块铜皮即可。铜皮基本选择dynamic模式。
7、绕T型等长
A、打开CM进行如下设置
选择F1_DQS，右键creat-pin pair，则出现右边的选项框。First pin可以理解为源端，second可以理解为负载端，在T形网络中， 一个源端最多可以对应四个负载端，等长即从源端到每个负载端的长度一样。
设置好pin pair之后按ok会出现这个警告，意思是设置完pin pair之后必须马上设置规则，否则过一段时间，设置的pin pair会消失，得重新设置。
B、将F0的DQS、DQSN、DQ0~7、RE、REN选择好pin pair之后，就可以设置match group。
需要将每个pin pair选中之后再右键creat-match group。如下图。（不要直接点网络创建match group，一定要点pin pair）
C、match group设置好之后，设置等长基准，这边以DQS为基准（选择其中一个即可），右键set as target。然后在其他单元格设置允许误差的范围。然后后面红色的数据表示超出范围，绿色的数据表示在范围内。
打开检查模式。Setup--constraint--modes
这个一定要打开，不然规则里面relative delay出不来，即如下图所示3列是没法显示的。
D、之后就手动绕等长。
1)
这个是走蛇形线。Options如下设置。（差分最好走5W线宽）2)状态条没有显示了（摘录自网上）
F 、T型第一根引出的线可以走的比较长，但是延展到其他四个端点的线最好能走直线不要绕。虽然延伸出去的线是高阻状态， 但是它会有反射，先越长反射越大，所以尽量走短线。。
net schedule，点击这个，点击想要查看的网络，可以查看从s端到d端的飞线。顺序是先让T区两端的线保持一样长，总长误差5mil以内的，比如DQS和DQSN这两根线，两端线的误差就要在1mil以内。总长误差在100mil以内的，两端线的误差可以适当长一点。
可以点击
，然后选择想要查看的对象，查看线长信息。绕的之后掌握的技巧：
先看一下这一个match group里面的线差距怎么样，然后找一个适当的长度，将基准线调成这个长度，然后先将误差比较小的线完成，之后绕误差相对可以大一点的。（一开始先调了基准线导致后面有些线无法缩小，之后得将所有线整体饶长）
G、饶等长比较方便的命令。
Route--timing vision
这个功能直接让比基准长的一种颜色，比基准短的一种颜色，绕好的显示一种颜色，直接绕就好了，不用去看规则管理器。
Route--auto-interactive delay tune
选择命令，然后框选想要等长的线就好了。
H、最近画好的板子在仿真的时候知道，等长不是根据基准DQS绕的，是需要组内所有长度误差都在30ps以内，所以一开始可以根据上述步骤调试，之后再根据仿真结果调试。30ps约等于200mil（经验值），以这个值调整出来的不会差很多。
8、关于规则的有关设置
set up--Constraints--modes
这几个参数都需要设置，具体看公司要求。
sapcing mode都需要打开，假如有些可以忽略的再waive掉。
相同网络的靠太近也会报错，这个也需要都打开。
9、导出设置
1）导出选项
?File→Export→Sub-Drawing
在Find 窗口中选择需要导出的选项，可以是option里面的任何东西，比如Line/shape/cline。
2）在命令窗口输入x 0 0? （导出文件的参考基准坐标，Compelet完直接按X就可以不用去选下面的窗口，如果X被快捷键占用则使用pick）
输完坐标后，按回车，弹出保存CLP文件的窗口，将CLP文件命名保存。
3）导入选项
将CLP文件放到需要导入的文件的当前目录下
File→import→Sub-drawing选中需要导入的CLP文件
输入基准坐标（想导入到哪个坐标，就输入什么坐标，基本为??? x 0 0）
回车完成导入。
PS：要在两个PCB中相互导入Line/shape/cline需要两个文件的叠层层数和各层的名字一致，一般的操作，会将导出的文件的叠层改成和要导入的文件一致，如果要导入via，还需要在要导入的PCB的中也有这个via的路径
10、铜皮不能自动更新
铜皮属性是dynamic copper，但是修改的过程中他不会自动更新。可以选择shape--global dynamic shape parameters（这边改动之后所有铜皮都会修改为相应的设置）
将dynamic fill设置为smooth即可。
11、修改Shape属性的outline
首先关闭其他东西，直留一个outline。
然后shape--decompose shape，在option那边选择board geometry --outline。
最后框选住整个outline就会变成board geometry属性的outline了。
12、铜皮显示修改
调高之后就可以正常显示，上图我总觉得和静态铜皮一样。
13、画弧形线
Route--unsupported prototypes--auto-interactive convert corner
然后点击需要变弧形的线就可以变成一条弧形线。
14、工程性问题
PCB完成后需要检查一下NPTH（非金属化孔）是不是有金属连接，有金属连接都需要改成PTH（金属化孔）。另外，NPTH也需要加上solder mask，假如不加板厂默认是塞孔。
在建通孔pad或者Via时也把公差加上，都按+/-4mil就可以了，安装孔和插接孔，只能大不能少，避免因为公差原因无法安装。（在出NC drill那边修改）
调整字符时需要打开对应层的Solder mask和焊盘，宁愿删除也不要压到Solder mask上，所有的封装制作时都需要对应的Assembly层丝印，以免删除Silkscreen后没有备用。
15、snap pick to
这是一个很好用的操作，先选择一个命令，比如移动或者复制，然后鼠标移动到想到操作的目标附近，右键选择snap pick to。? （segment vertext为线段顶端，比较常用）之后目标会吸附在光标上，将目标移动到相应位置，再右键选择snap pick to，至此操作完成。
在shape edit boundary时也很有用，因为假如铜皮的端点不在格点上的话是选中不了的，这个时候就可以选择snap pick to--segment vertsxt，这样就可以很容易的选中铜皮的端点。
16、更换via的网络
需要使用EDA365 skill
3、route tools--change via’s net
出现以下对话框，点击pick
然后点击相应网络，done。
再选择select，点击相应过孔，done
17、Waive DRC
Waive DRC之后还会显示是因为waive掉的DRC是在show的状态下。
选择display--waive DRCs--blank即可关闭。当然选择show可以开启，在最后检查的时候可以选择show再检查一遍waive掉的DRC是否没有影响。
18、铜皮过BGA
敷铜过bga的时候会遇到以下问题
这样的铜皮比较参考性就不是很好了。可以设置以下参数，shape select--选中铜皮右键--parameters即可出现以下对话框。
将红圈标注位置设置为3.5即可变成下图所示
这样铜皮就相对比较完整。
需要说明一下这边的参数是在规则管理器设置的参数上面再额外加的。
比如假如在规则里面设置shape to via的间距为4mil，然后又在parameters 这边设置via的间距为4mil，那么实际上shape to via的间距会变为8mil。
19、update to smooth
有的时候不能update to smooth，因为只有一个外框但是没有填充的shape是删除不了的。这个时候可以关闭所有图层然后打开bound。
点击out of data shape前面那个小框，会出现对应没删除铜皮的坐标，点击坐标即可跳转到相应的铜皮，删除即可。
20、复用布局和走线
选择placement edit模式
选择除group之外其他的选项，框选需要复用的布局，右键（需要选中元器件右键）place replicate create，在空白处右键done，会自动跳出需要保存的文件，命名后保存即可。
然后选择还未布局的元器件（划重点！必须是一模一样，有一点不一样都会导致复用布局出错），右键（需要选中元器件右键，其他位置右键不会出来相应选项）place replicate apply，选择刚才保存的文件即可。
复用一遍之后有改动需要再次复用时，需要先在placement edit 模式下选择group，然后右键disband group。然后再按之前的步骤即可复用。
这个技巧操作过程中可能会出挺多错，有时候也会有元器件对不上的情况，但是你多试几遍熟悉了之后就会觉得挺方便的。
21、调整差分线
调整差分线的时候，即用连线命令在差分线拐角位置开始走线，外围的那根线会有走不出来的情况。这是因为拐角外围的那个点内围没有与他平行的点，但是内围的线在外围有对应的平行点，所以内围那根线可以走出线。
22、移动命令的option选项
Ripup etch（rip up:撕毁、取消）：移动元器件的时候会有飞线，并且移动之后，元器件上面原本的走线会消失。
Slide etch(slide:滑动)：移动元器件的时候没有飞线，移动的时候，元器件上面的走线会一直相连，并且走线是以45°的形式变化。
Stretch ecth(stretch:延展)：移动元器件的时候没有飞线，移动的时候，元器件上面的走线会一直相连，但是走线是以无角度约束的变化。
假如上面三个都不选的话，移动的时候会有飞线，而且线不会有变动。
rotaion那边有三个选项，分别是type，angle和point。
type里面有两个选项，absolute是绝对的意思只能旋转一次，incremental是持续的意思能够不停的旋转。
angle是角度，但是设置45°的时候，只能是右键旋转才能使用，貌似用快捷键只能旋转90°(因为快捷键设置的时候是旋转90°）。
point那边是在旋转的时候以什么为基点，想要选中的所有元器件一起旋转并且不改变布局，是用user pick。
在此说明以下技能均是EDA365网站所学习到的。
23、静态铜实心显示（但还是网格显示看着舒服，并且与动态铜有一个区分）
24、铜皮设置
假如设置in-line的话，隔得近的孔之间的铜皮会没掉，比如下图这样：
25、静态铜的手动避让
选择一个画manual void的方式，就可以画一个框将需要避开的过控或者焊盘避让开。
因为动态铜避让之后内部会很不平整，所以用这个方法还是很不错的。
26、修改铜皮拐角为圆弧
关于16.6版本是稍微有些修改
是选择nanlog/rf
但是我执行之后只能变成这样
27、allegro保存时，如果名字相同，不会提示覆盖文件
28、调整线间距
布线过程中可以控制，框选中一组线后，用右键菜单中的route spacing功能设置好间距就可以均匀布线了。
29、allegro导入dxf（这个是自己总结的）
File—import—dxf
假如没有勾选incremental addition，dxf导进去之后之前的内容都会消失。然后点击edit/view layers
按照上述步骤，创建一个新的subclass，创建好之后map一下，点击ok，返回之前的对话框，就完成了dxf的导入。
之后可以在color dialog打开看一下导入的是否正确。
之后还需要将dxf中的外框部分转化为outline
之后就是将outline选中，因为线是一段一段的，所以需要单击点过去将它们连起来。如图中蓝色部分。